面向 Verilog-2001 教学、FPGA 开发和硬件代码审查,使用 MoonBit 实现轻量词法分析器、语法树和静态规则检查器。支持模块、端口、wire、reg、assign、always 等常用语法,并提供重复声明、位宽不匹配、未驱动信号、多重驱动和悬空端口诊断,输出终端及 JSON 格式结果,便于接入 CI。后续可扩展 SystemVerilog、LSP 和自动修复。
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moonbit-rtl
MoonBit 编写的 Verilog-2001 RTL 轻量解析与规则检查器,面向 FPGA 教学、硬件代码审查和 CI。
当前版本支持:
module、input/output/inout、wire、reg、位选、assign、基础always;详细范围、设计边界、后续路线和黑客松申报内容见 README.mbt.md、DESIGN.md 与 PROPOSAL.md。
本项目为原创 MoonBit 实现,采用 Apache-2.0 许可证。