Huizhe Wang

Merge branch ‘pcie-ssd’ into ‘master’
Pcie ssd
See merge request pard/labeled-RISC-V!239

6年前7072次提交

.githubAdd Issue/PR Template based off of Chisel/FIRRTL (#1502)7年前
bootromchange DRAM base7年前
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emulatorMerge commit 'a05728c4fab84a13585e14ac684b47c875b17b57' into boom7年前
fpgaMerge branch 'pcie-ssd' into 'master'6年前
macrosValName: 'lazy val' now also counts for providing a name8年前
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regressionChange riscv-tools install rule so checkout is an order-requ rather than dependency. This is to7年前
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vsimMerge branch 'upstream' into merge-upstream7年前
.gitignoreAdd two types of debug facilities7年前
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.travis.ymlBump verilator to v4.008 (#1762)7年前
LICENSE.Berkeleyscripts: two scripts to determine copyright holder of files9年前
LICENSE.SiFiveUpdate LICENSE.SiFive (#618)9年前
LICENSE.jtagAdd ucb-art/chisel-jtag (#612)9年前
MakefragAdded makefile rules for bootrom image.7年前
README-rocketchip.mdUpdate readme7年前
README.mdUpdate readme7年前
README_LvNA.mdupdate doc7年前
README_TRAVIS.mdUpdate README_TRAVIS.md8年前
build.sbtBump firrtl, json4s, and sbt (#1739)7年前
origin_rocket_README.mdupdate readme7年前
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chisel3@9a0ce2272cBump chisel37年前
firrtl@2272044c6aBump firrtl7年前
hardfloat@45f5ae171abump hardfloat for scala 2.11.12 (#1216)8年前
torture@77195ab12aMerge with Head9年前

README.md

Labeled RISC-V based on Rocketchip

We build our labeled RISC-V prototype based on rocketchip.

Quick start guide for labeled RISC-V,
Original Rocketchip README.

关于

基于精简指令集（RISC）原则的开源指令集架构，用于允许任何人设计、制造和销售RISC-V芯片和软件。

scala tcl python

README.md

17.3 MB

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