Picker

中文 | English

Picker 将 Verilog/SystemVerilog 设计导出为 Python、C++、Java、Scala、Go 或 Lua 模块，方便你用熟悉的语言编写硬件测试。测试代码可以读写信号、推进时钟、检查结果和保存波形。Picker 也支持生成连接 Python 与 UVM 的事务桥。

Python 发行包名为 uc-picker，命令仍为 picker，依赖 uc-xcomm 和 SWIG。

开始使用

先安装 Picker，再跟随加法器教程完成第一次验证。在仓库根目录导出 Python 模块：

picker export example/Adder/Adder.v --sname Adder --lang python \
    --sim verilator --tdir build/docs-adder/Adder --autobuild false
make -C build/docs-adder/Adder -j4

在生成包的父目录中创建测试，就可以通过端口名给输入赋值并检查输出。教程包含完整脚本和预期结果。

文档

完整中文文档 · English documentation

• 使用：导出 RTL、时钟与波形、内部信号、多语言、UVM。
• 查询：命令行、DUT API、故障排查。
• 开发：工作原理、贡献与测试、文档与 Wiki。

社区

问题和建议请提交到 GitHub Issues。社区 QQ 群：600480230。更多验证资料见 MLVP 文档。

行为准则 · 安全报告 · 许可证